今年初台積電的封裝技術路線呈現兩種選擇，一是不斷加大CoWoS基板尺寸，即製造巨大晶片，另一個是系統級晶片（SoW）。台積電在歐洲開放創新平台（OIP）論壇上宣布，超大型基板CoWoS封裝技術將於2027年通過認證，推出9倍光罩尺寸（reticle sizes），可採用12個HBM4內存堆棧。
台積電每年推出新的製程技術，滿足客戶在功耗、性能和面積（PPA）的改善需求。最初CoWoS技術在2016年支持約1.5倍光罩尺寸的晶片封裝，如今發展到3.3個光罩尺寸，可放置8個HBM3堆棧。台積電承諾在2025-2026年推出5.5倍光罩尺寸的封裝，最多可容納12個HBM4堆棧，但與最新規劃的CoWoS技術相比則相形見絀。
2027年將推出9倍光罩尺寸（reticle sizes）的CoWoS技術，這將使小晶片和內存的空間達到7,722平方毫米，如果是2027年通過驗證，合理推斷將於2027-2028年用於超高端AI處理器。通過SoIC垂直堆棧其邏輯晶片，台積電預期客戶可將1.6納米等級的晶粒置於2納米等級的晶粒之上。
目前這些超大型CoWoS封裝技術仍存在很大挑戰，如5.5倍光罩尺寸的CoWoS封裝的基板尺寸需要超過100mmX100mm；9倍光罩尺寸封裝則需要超過120×120 mm的基板。
當基板尺寸越來越大，將影響系統的設計方式及數據中心的支持配備，特別是電源和冷卻系統，如液冷技術和浸入式方法，以有效管理高功率處理器。
（首圖來源：台積電）
