根據外媒報道，即將在2024年12月於美國舊金山舉行的國際電子組件會議（IEDM）上，台積電的研究人員將公布2納米 (N2) 節點製程技術相關內容，而競爭對手英特爾也將只是在先進制程上所取得的研發成果。
報道表示，在台積電的部分，其2納米節點製程是專為人工智慧（AI）、行動和高性能運算（HPC）市場需求所設計的先進制程。因此，在即將到來的IEDM會議上，台積電的研究人員將會報告，與2022年推出的3納米節點製程相較，N2節點製程技術的速度提高與功耗降低的狀況，還有達到什麼樣的晶片電晶體密度，以提供數量更多的電晶體運行。
就當前的消息表示，由2納米節點製程生產的晶片截面積來觀察，2納米節點製程平台銅再分布層 (RDL) 和鈍化處理完成了與3D技術的無縫集成。而且根據台積電發布的論文顯示，2納米節點製程平台技術採用與3DIC協同優化的高能效納米片電晶體和互聯器件，適用於AI、HPC和移動處理器應用。對此，台積電也將展示具有世界紀錄密度38Mbits/平方毫米的SRAM產品。
而論文還將詳細介紹中段（MEOL）和後端（BEOL）互聯，其特點包括用於靈活放置輸入/輸出焊盤，降低阻擋電阻的可擴展銅基再分布層，以及用於提高可靠性的扁平鈍化層，在通過矽通孔（TSV）互聯不同層中的設備。台積電錶示，2納米節點製程平台已達到晶片級可靠性要求，並通過了初步鑑定測試，預計將於2025年通過全面鑑定，並於2026年實現量產。
至於在英特爾方面，相關工程師將詳細介紹RibbonFET（納米片電晶體）的縮放情況。尤其，根據英特爾的論文指出，他們展示了如何在不降低電子遷移率的情況下，用6納米柵極和45納米接觸多晶矽間距來構建納米片技術（RibbonFET）。
其中，柵極長度為18納米時，漏極誘導勢壘降低（DIBL）與矽厚度（Tsi）的關係顯示，當Tsi從10納米縮放到1.5納米之際，DIBL有所降低。然而，當Tsi小於4納米時，DIBL降低達到飽和。與相同Tsi下的NMOS DIBL相較，PMOS DIBL有所提高。另外，還顯示了1NR電晶體的TEM顯微照片，該電晶體的各種Tsi值均低至1.5納米。
英特爾研究人員沒有提到具體的製程技術，但RibbonFET計劃採用Intel 20A節點製程技術進行生產。但是，英特爾先前選擇放棄Intel 20A製程技術的情況下，而是直接從3納米節點製程推進到Intel 18A（1.8納米）節點製程的情況下，納米片縮放情況將會受到相關的關注。
英特爾研究人員還將證明，在納米片矽厚度達到3納米之前，電子遷移率不會降低。之後，由於表面粗糙度所造成的電子散射將成為一個問題。論文中還提到了4納米以下矽厚度的簡訊道控制，和功函數工程如何完成3納米低閾值電壓的情況。這些都將關係到英特爾接下來在關鍵的Intel 18A製程技術的進一步發展情況。
(首圖來源：台積電)
