在之前的FMS 2026峰會上，三星公布了面向下一代AI基礎設施的儲存技術路線圖，並首次展出zHBM、zNAND-O概念模型及業界首款V10 BV-NAND快閃記憶體，全面展示了其在AI時代的儲存創新實力。其中zHBM是這次活動的核心亮點，通過先進晶圓鍵合技術將高頻寬記憶體（HBM）垂直堆疊於AI加速器上方，能大幅縮短數據傳輸路徑。
據Wccftech報道，近日三星進一步介紹了zHBM，主要討論圍繞HBM通過先進邏輯工藝的演進，基礎裸片成為焦點。
當前HBM架構由兩大核心部分組成，包括：一個是C-die（Core Die），包含核心模組與DRAM晶片；另外一個是B-die（Base Die），也就是基礎裸片，屬於整個堆疊的底部，負責處理各類DRAM控制功能，通過PHY（物理接口層）與計算模組（XPU：包括GPU和TPU等）通信。C-die和B-die通過TSV（矽通孔）連接，然而TSV存在數量與間距的物理極限，而且PHY也面臨類似的問題。
為了解決相關的問題，三星將重點放在了基礎裸片，具體路徑為：升級到先進邏輯工藝→定製HBM（CHBM）→高級HBM（AHBM）→zHBM（真正3D垂直堆疊）。目前三星已經在HBM4的基礎裸片上採用4nm工藝，以解決熱量、信號延遲和能效問題，這是整個升級路徑的起點。第二階段開始在B-die擴展功能，比如集成記憶體控制器和部分計算處理單元等，也就是定製HBM。第三階段就是zHBM，徹底消除2.5D中介層，DRAM直接放在計算模組，三星展示的是四堆棧zHBM疊加在一個XPU上。
三星表示，相比於HBM4E，能降低70%功耗、提升230%頻寬，每個DRAM模組能減少100W功耗，並為計算晶片額外釋放出8.3%的功率空間。為了實現zHBM，三星還在開發先進封裝技術，比如WoW（Wafer on Wafer）和HCB（Hybrid Cube Bonding），以實現超高I/O密度，構建統一的SoC-DRAM設計。
