只要是熟悉PCDIY的遊戲玩家們，都深知AMD在3D V-Cache技術上的成功。通過該技術搭載超大容量L3緩存的Ryzen X3D系列處理器，更是讓遊戲幀數開啟了「火箭式」飆升模式。
但AMD顯然不會在目前的進度上止步不前，就在剛才，AMD新公布了一篇名為「Balanced Latency Stacked Cache」的專利研究論文，主題為探索在將來的處理器上實現堆疊L2緩存的技術路線，並以此作為AMD下一步的研究項目。
AMD在該論文中給出了堆疊式L2緩存的設計架構圖例。從一塊基底晶片，分別與一塊計算晶片和緩存晶片相連，然後在其上方再額外疊加一層計算晶片與緩存晶片。
圖中的單個緩存模塊由四個獨立的512K區域組成，並且還設有一個CCC控制電路，由此構成總共為2MB的L2緩存。該L2緩存單元可以根據實際設計需要進行堆疊擴展，在示例圖中展示了可擴大至雙層4MB的容量。
論文中提到的堆疊方案在原理上基本延續了之前用於L3緩存的3D V-Cache技術。即通過矽通孔垂直排布在每套堆疊緩存系統的中央，將L2、L3緩存堆疊層與基底晶片、計算模塊連接在一起。而整個系統則是由多個雙層堆疊系統構成，其中CCC控制電路對於負責管控數據的輸入輸出走線起到關鍵作用。
同時AMD還將傳統的平面布局1MB L2緩存進行了對比，文中指出平面布局的1MB L2緩存典型延遲為14個時鐘周期，而採用堆疊技術的1MB L2緩存延遲只需要12個時鐘周期。從而表明，堆疊式L2緩存不僅可以擴充其容量，而且還可以帶來更好的延遲表現，並且對於功耗和熱管理都有更好的改善。
從AMD發布的這項新研究，我們有理由相信，AMD將在3D V-Cache技術中持續深耕，並且未來將會把這項堆疊L2緩存技術整合到旗下的各類消費級Ryzen和企業級EPYC處理器中，以此拉升性能上限，只是要等待這項技術的真正落地還尚需時日。不過一家歡喜一家愁，作為老對手的Intel如果不再拿出點新本事，日子可能就更加不太好過咯。
