人工智慧
核心要點：
光子技術將Chiplet
設計從布局問題轉變為多物理場協同設計問題，因為熱、機械、電磁和光學效應之間存在雙向相互作用。
光學Chiplet與計算晶片的距離越近，頻寬和功耗表現越好，但管理熱量、應力、對準和可靠性的難度也隨之增大。
晶片架構師應首先從流量模式、系統架構和可驗證的接口規範出發，再決定光學器件的部署位置。
光學Chiplet提供了突破銅互連在頻寬、功耗和傳輸距離方面限制的新思路，但將光子技術引入先進封裝遠比簡單替換一種信號傳輸介質複雜得多。
隨著光學器件越來越靠近矽晶片，它們將成為一個緊密耦合物理系統的組成部分，熱效應、應力、電磁效應、對準精度和驗證機制相互交織。因此，光子技術不再只是器件層面的選擇，而是涵蓋裸片、封裝、互連與系統架構的全局性問題。
目前，半導體企業正將光子集成電路（PIC）與高性能處理器、交換機及儲存裸片集成到同一封裝中，以共封裝光學（CPO）方式取代傳統銅互連。與此同時，商業落地正在提速，超大規模數據中心運營商和主要硬體開發商已將光學Chiplet架構納入AI數據中心的初期量產與部署階段。大量專項專利和活躍原型驗證了光學引擎正從研究概念走向產品就緒。
為加速產業化落地，台積電推出了緊湊型通用光子引擎（COUPE）——一套面向光學Chiplet量產的開放基礎設施。台積電並未將電子集成電路（EIC）與PIC並排放置在基板上，而是採用垂直堆疊方式：電子控制晶片直接疊置於光學Chiplet之上，通過銅對銅混合鍵合取代傳統焊球連接。台積電錶示，垂直堆疊縮短了信號傳輸路徑，將電寄生阻抗降至接近零，數據傳輸功耗降低高達85%，並為高密度AI集群優化了伺服器空間。
現在的問題不再是光子技術是否適合進入Chiplet系統，而是應該放在哪裡、距離邏輯晶片多近，以及封裝中有多少部分需要圍繞它進行協同設計。光學器件離處理單元越近，信號傳輸的延遲和能耗就越低；但同時也會使光學信號暴露於熱漂移、機械應力、電磁耦合和驗證盲區之中，這些問題無法僅靠單顆Chiplet層面的優化來解決。
Cadence傑出工程師、Virtuoso平台架構師Gilles Lamant指出："晶片架構師不能把它當作一個獨立的Chiplet來看待。隨著混合鍵合的普及，情況變得更加複雜。混合鍵合縮短了電子晶片與光子晶片之間的距離，兩者之間幾乎沒有任何隔離層。因此，光子Chiplet在這一新系統中既是'施害者'又是'受害者'，涉及大量熱學問題。原本interposer充當隔熱層，焊球也提供一定的機械緩衝，但這些都沒有了。現在你無法從熱學角度單獨看待這兩顆晶片——這種相互作用是雙向的，而很多人忽視了這一點。光子晶片會產生大量熱量，熱量會加速電子元件老化，從這個意義上說，光子晶片會對電子晶片產生'攻擊性'影響。兩者邊界處還會產生應力。光子器件對溫度通常非常敏感，設計師往往通過熱調諧來調整波導特性，但這也意味著光子側的任何溫度波動都會帶來問題。這確實是雙向耦合，這就是為什麼必須將兩者協同設計。"
除台積電外，英特爾代工、GlobalFoundries、意法半導體和Tower Semiconductor目前也在生產光子晶片。Lamant提到，在歐洲，意法半導體正在推進混合鍵合策略，將EIC疊置於PIC之上。
Lamant表示："最棘手的問題往往出現在系統層面，並非不可解決，只是數據量龐大，處理起來相當複雜。"
光子Chiplet已開始與傳統矽Chiplet並行出貨。Axiomise首席執行官Ashish Darbari表示："這是一種異構集成方案——計算裸片、用於SerDes/驅動/控制的EIC，以及用於調製與探測的PIC，與標準互連協同封裝。Ayar Labs的TeraPHY提供符合UCIe規範的電氣接口，具備8 Tbps的雙向光學頻寬。Alchip與Ayar Labs在台積電COUPE平台上的演示方案，在標準UCIe接口背後為每顆加速器實現了高達100 Tb/s的頻寬。擁有逾120家成員的UCIe聯盟已將光學互連列為核心垂直領域。"
由此衍生出一個附帶特殊挑戰的Chiplet規範擴展問題。Darbari解釋道："一個裸片邊界現在成了物理域轉換節點。數字側是可處理的——我們可以對Chiplet協議進行形式驗證，UCIe適配器正是形式方法窮舉證明無死鎖、無協議違規的典型場景。而其背後的光學側目前尚無可比擬的驗證規範。這種不對稱性——在形式驗證的電氣合約外包裹著規範不足的光學子系統——應當引起系統架構師的警覺。"
那麼，光子晶片究竟如何與傳統矽晶片並存於Chiplet系統中？Siemens EDA Calibre nmDRC應用產品管理總監John Ferguson解釋說，從一般原則看，光子晶片可以像3D-IC封裝中的其他晶片一樣進行放置，"但需要仔細考慮如何實現光電信號的相互轉換，並且可能需要更精心地規劃光子晶片的布局，以避免因熱應力和機械應力導致的信號失真。"
Arteris戰略營銷副總裁Guillaume Boillet認為，光子Chiplet最直觀的理解方式是：它是封裝中另一顆裸片，只是用光而非電子進行通信。只要另一側的裸片到裸片控制器支持網際網路路已有的協議，這條鏈路對片上網路而言基本上是透明的。"對於Chiplet架構師來說，真正有意義的轉變發生在光學技術用於跨越電氣信號力所不及的更長距離時——這延伸了系統的有效範圍，推動多裸片設計走向更大、更分布式的拓撲結構。更長遠來看，片上光學互連是一項值得關注的新興技術，因為它將要求整個行業的片上網路架構能夠與之原生對接，而不損害系統其他部分所依賴的延遲性能。"
在2.5D架構中，計算、儲存、電子接口和光子Chiplet並排放置在矽中間層、有機基板或先進重布線層上。光子物理學家、研究員，同時也是ChipAgents董事會成員與顧問John Bowers指出："這是更為成熟、風險較低的方案，因為它復用了標準interposer/RDL工藝，同時允許光子Chiplet與不同的計算裸片搭配使用。但EIC到PIC的電氣走線長度會帶來寄生電容和電感，限制了調製器的驅動速率。在3D實現方案中，電子接口裸片可通過微凸塊、銅對銅混合鍵合或其他細間距互連技術，直接鍵合在光子裸片的上方或下方。這將驅動電路與調製器/光探測器之間的電氣鏈路從毫米級縮短至微米級，從而支持更高波特率、更低驅動電壓和更低每比特功耗。這也是大多數共封裝光學路線圖（英特爾、台積電COUPE、Ayar Labs、博通）的發展方向。"
這一趨勢脫胎於第一代光子技術——光學器件以可插拔模組形式存在。
Synopsys產品管理高級總監Priyank Shukla表示："那個階段的光電轉換發生在可插拔模組中。從側視圖看，主機晶片或交換機產生的電信號經由PCB傳輸至可插拔模組。這是目前部署中常見的形態。不過，也可以通過另一種方式實現可插拔性——不需要對電氣IC做重新定時，由電信號直接驅動光學器件，這種線性光學驅動方式可以節省功耗，因為省去了額外的定時延遲。因此從外形來看，這些仍屬可插拔設備，電氣晶片和光學晶片相距較遠。"
當前正在發生的是近封裝光學（NPO）和共封裝光學（CPO）兩個階段的集成演進。Shukla解釋道："在近封裝光學中，光學組件焊接在電路板上，電氣域信號經過電路板傳輸至光學器件。雷射源可能仍在可插拔模組中，調製器靠近主機板，驅動器則位於近封裝光學部分。這是我們目前看到的第二階段集成形態。此外，已有部分部署集群傾向於採用近封裝光學方案。其優點是可維護性更強，但也面臨熱漂移等設計挑戰。另一部分工程師則在考量共封裝光學方案，其中雷射源仍保留在外部小型可插拔模組中，其他組件則協同集成。而在共封裝光學內部，又存在多種技術路線——電氣與光學如何集成？是邊緣放置還是疊置？一對一還是多對一？"
Baya Systems產品副總裁Kent Orthner補充道，光子裸片成為封裝中另一顆Chiplet，但具有明顯的獨特性。"計算裸片和儲存裸片負責處理數據，而光學Chiplet主要是一個I/O元件，核心任務是在封裝邊界上實現巨大頻寬的進出。它通過UCIe、BoW等標準裸片到裸片接口連接，在片上網路看來，它就像一個需要持續被'餵數據'的超高頻寬端點。隨著行業開始將光學器件集成進計算矽晶片，這一本質基本不變——光學器件在系統中扮演的角色始終是頻寬饑渴型端點，而如何持續滿足其頻寬需求才是真正的挑戰。"
最終，這種異構性應當對上層架構透明。Orthner表示："無論端點是計算裸片、儲存裸片還是光學I/O磚塊，網際網路路必須將其視為一等公民來傳輸數據。模組化、可拼接的網際網路路讓架構師能夠在系統需要的地方靈活部署光學接入點，而無需讓整個設計圍繞它們來構建。"
熱學挑戰
光子晶片的熱學問題使Chiplet設計難度進一步增加。Orthner表示："器件級熱學行為——尤其是矽光子器件（如環形調製器）中諧振會隨溫度漂移、需要主動調諧的特性——更多屬於光子和封裝團隊的工作範疇，而非設計團隊的職責。但這為設計側帶來了系統性張力：光學控制矽晶片（如調製電路）希望處於溫度低、熱穩定的環境中，而封裝中熱量最集中的地方往往正是緊鄰的計算邏輯。熱效應將互連布局轉變為協同優化問題——高活躍度的開關動作產生熱量，而你不希望這些熱量集中在熱敏感矽器件旁邊。軟體定義網際網路路在這裡很有幫助，因為你可以對網路熱點的分布進行建模，並在矽片流片之前的早期階段探索布局權衡，而不是到平面規劃階段才發現熱衝突。我們不負責調諧光學器件，但可以讓熱效應在架構探索階段成為一等設計變量。"
面對這些挑戰，是否意味著光學晶片可能不適合納入Chiplet系統？並非如此。Keysight EDA高級副總裁Niels Faché表示："即使在純電子電路中，熱效應往往也是系統的限制因素，這正是我們看到玻璃基板等新封裝技術湧現的原因。如果系統不能超過85攝氏度，功率放大器的輸出功率就非常有限，單靠自然對流無法解決問題。採用液冷散熱可以將這一極限提升一個數量級，從而消除熱效應對系統的制約。光電混合系統同理——熱管理至關重要，因為數據速率極高、集成密度極大，熱效應成為系統的瓶頸。你不僅要對它建模，還必須開發相應的封裝技術，以足夠高效地散熱來支撐這些系統所需的功率水平。"
ChipAgents的Bowers從多個維度解釋了光子晶片熱問題對Chiplet設計的複雜化影響："矽的折射率隨溫度變化。因此，溫度變化會改變光學相位，使諧振器件的中心波長發生偏移。一個光子電路在電氣連接完好、功能完全正常的情況下，仍可能因諧振不再與雷射波長對準而喪失光學性能。"
在EIC直接鍵合在PIC上的垂直堆疊結構中，耗散數瓦熱量的驅動/SerDes電路距離環形諧振器僅有微米之遙，而後者必須在精確的工作溫度點附近保持穩定。Bowers說："這與熱學設計的理想狀態恰恰相反，儘管從電氣角度（短鏈路、低寄生參數）來看，這正是你想要的。"
雷射器又引入了新的熱學複雜性。"雷射器的效率、輸出功率、波長和壽命都依賴於溫度。將雷射器置於高功率處理器旁邊，會增加散熱需求，並在雷射波長與光子濾波器對準之間產生反饋耦合。溫度變化還會導致封裝材料以不同速率膨脹——矽、有機基板、玻璃、底填料、銅、膠粘劑、光纖和III-V族材料的熱膨脹係數各不相同，"Bowers指出。"液冷可能產生陡峭的溫度梯度，或將冷卻硬體置于敏感光學接口附近。散熱方案必須在不對光子裸片或光纖組件施加過度機械載荷的同時，有效帶走處理器和雷射源的熱量。光纖耦合和光學連接器耦合取決於與光子波導的對準精度，通常具有溫度依賴性，而整個工作狀態範圍內的耦合效率必須保持高水平。因此，熱設計必須涵蓋完整系統——裸片堆疊、中間層、基板、蓋板、熱界面材料、冷板、光學連接器、光纖走線，以及氣冷或液冷環境。"
Siemens的Ferguson指出，熱量對光學信號的影響可能比對傳統電信號更大。"但這不一定是壞事，因為熱效應也可以被用於產生所需的信號行為。光子晶片中通常集成了加熱器和傳感器：傳感器檢測溫度是否會導致不期望的信號失真，如有需要，則向加熱器反饋調節。"
Axiomise的Darbari對此表示認同："在電子堆疊中，熱量是性能和可靠性問題。而在光子Chiplet中，熱量是功能正確性問題——矽微環諧振器的漂移約為70至80 pm/℃。《Advanced Photonics Nexus》近期的綜述指出，WDM陣列中微小的溫度波動足以引發漂移和串擾，因此主動熱控制已成為標準做法。最大的熱源通常是相鄰的計算ASIC，而非光子裸片本身，因此CPO架構需要熱隔離、主動穩定機制，有時還需要封裝級微型冷卻器。"
由此引出三項核心結論——熱、電磁和機械域必須協同仿真，因為系統響應是雙向的。Darbari表示："Chiplet布局成為功能規格的參數，散熱方案的選擇上升至架構定義層面。對於驗證，我們可以將正確性視為假設-保證合約：封裝保證溫度包絡，調諧環路保證在此範圍內鎖定。EIC中的補償邏輯是數字電路，屬於安全關鍵邏輯，今天完全可以用形式化工具進行驗證——事實上也應該這樣做，因為調諧伺服系統中的邊角案例缺陷在現場看起來與物理失效無異。"
熱學和驗證約束共同塑造了下一個架構問題：光學器件相對於電子計算、儲存和控制邏輯，應該在物理上放置在哪裡。
系統中的光學晶片
數據速率正在驅動對光子技術的需求。行業正向太赫茲頻率邁進，電氣連接已無法滿足這一需求，推動了向光學的轉變。Keysight的Faché指出："這正是光子技術成為數據中心和AI基礎設施關鍵使能技術的原因。我們仍將在電子集成電路中用電信號處理大量信號，但當涉及系統間通信時，就需要從電轉為光——光學傳輸具有更低的功耗、更少的熱量，當然還有更高的數據速率和所需的整體頻寬，因此它是一項使能技術，這也是超大規模數據中心運營商和整個生態系統如此重視它的原因。"
然而，由於光學波導無法受益於特徵尺寸縮小，光學晶片往往面積較大。因此，在許多情況下，設計師會將其放置在堆疊的較低層。Siemens的Ferguson表示："除加熱器和傳感器外，鑑於器件間距離的存在，邏輯器件通常可以在不顯著影響光學行為的情況下插入。這些邏輯器件可以轉換信號，甚至充當中間層，將信號從基板傳遞至上層Chiplet。對於上層Chiplet的布局需要仔細考量，因為機械應力同樣會顯著影響光學行為。"
在近期，光學器件將處於封裝的邊緣。Orthner表示："共封裝光學取代可插拔模組，用於規模擴展和橫向互連，而電氣互連繼續承擔計算和短距離傳輸任務。隨著時間推移，這一邊界將向內移動——光學器件逐漸靠近計算核心，原本的電氣鏈路逐步光學化。最終目標是解耦，讓光學互連使一個機架乃至多個機架表現得像一個超大型系統，實現儲存池化和更大範圍的相干或半相干域。貫穿這一演進的不變量是網際網路路：一個跳轉可能是片內電氣連接、裸片間電氣連接，或離封裝的光學連接，但系統始終需要呈現統一的連貫視圖。光學互連不是替代網際網路路，而是延伸其覆蓋範圍。最終勝出的網際網路路，將是那些從一開始就設計為能從單顆裸片無縫擴展至跨多顆裸片的方案——因為這正是光學互連所推動的轉變。"
黃仁勛在2026年台北國際電腦展上精闢地總結道："必須用光纖的地方用光纖，能用銅線的地方用銅線。"這一模式是基於距離的共存，而非替代。
Darbari表示："英偉達的Rubin平台仍在機架內NVLink上使用銅互連；共封裝光學NVLink預計將隨Feynman平台在2028年前後到來。封裝內部的短距傳輸將長期保持電氣方式。封裝間和機架規模的傳輸，才是光學真正發力的地方，而機架間互連始終是光學的天下。真正的新變化在於：這不再是矽片設計完成之後才做的網路決策。光學器件與ASIC的距離遠近，現在已成為功耗和延遲的主導槓桿，因此計算裸片、封裝和互連必須從一開始就協同設計。這一協同設計中的每一個邊界，都是一份需要精確到可驗證程度的合約。"
光學架構的設計起點
對於希望將光學納入項目的晶片架構師而言，以下是幾個值得參考的出發點。
Darbari建議從流量模式出發，而非從技術出發："如果你的瓶頸在封裝傳輸距離，可以考慮CPO或NPO Chiplet；機架間互連本就是光學原生的領域。將互連視為標準化決策——基於UCIe電-光邊界進行架構設計，可以讓你將光子引擎作為經過認證的Chiplet IP採購，而不必自建光學專業能力。同時，將驗證和熱效應的工作量納入架構工作，而非留到簽核階段——像對待任何協議合約一樣，嚴格規範電-光邊界：光學引擎在什麼熱條件下保證什麼性能、誤差容限是多少。在我們的Chiplet接口形式化驗證工作中，最棘手的缺陷往往潛伏在兩個團隊各自認為對方已經規定了行為的邊界處。跨越公司邊界的電-光邊界，這種風險是平方級的。與此同時，先驗證當下可驗證的部分——EIC控制邏輯、UCIe接口和調諧狀態機都是數字電路，今天就可以用形式化工具來證明。不要等到光子驗證達到數字級別的成熟度再行動，而是儘早介入，在工具成熟之前就以形式化驗證的規範標準來約束供應商需求。"
Orthner則建議從系統層面而非器件層面出發："首先對數據流建模——頻寬、延遲和能耗預算——並識別哪些鏈路確實需要離開封裝，這些就是光學的候選場景。然後對流量分類：哪些是緩存一致性強、對順序敏感的，哪些是批量流式傳輸？只有在此之後，才有意義去考慮具體的光子器件。從第一天起就把互連當作一等設計對象，讓它告訴你光學在哪裡真正有價值。不要從'光學放哪裡'開始問，而是先繪製數據實際流動的路徑，再從端到端優化吞吐量，讓網際網路路能夠以線速餵飽光學鏈路，而不是餓著它。軟體驅動的探索可以在數小時內讓你嘗試各種權衡——埠數量、拓撲結構、光學I/O的接入位置。並在確定平面規劃之前，確保互連的正確性是有保障的。"
對於Bowers而言，矽光子技術有望被用於每一顆高容量交換晶片、每一顆高速GPU、TPU或處理器，以及高頻寬儲存，這一前景令人振奮。"在接觸PIC設計之前，先明確為何需要光學：是封裝邊緣的頻寬密度（裸片間規模擴展），是超越電路板的傳輸距離（機架規模），還是特定數據速率下的功耗效率？答案決定了你在為哪一層級構建方案，而這些是截然不同的設計問題，涉及不同的合作夥伴和時間周期。"
Q&A
Q1：共封裝光學（CPO）和近封裝光學（NPO）有什麼區別？
A：近封裝光學（NPO）是將光學組件焊接在電路板上，電氣信號經電路板驅動光學器件，雷射源可能仍在可插拔模組中，優點是可維護性更強，但面臨熱漂移等挑戰。共封裝光學（CPO）則將光學器件與計算晶片集成在同一封裝內，除雷射源仍可能在外部模組外，其他組件高度集成，可大幅降低功耗和延遲，但設計複雜度更高。兩者代表了光學集成的不同演進階段，目前業界同時存在兩種部署路線。
Q2：台積電COUPE平台是什麼？它解決了什麼問題？
A：COUPE（緊湊型通用光子引擎）是台積電推出的面向光學Chiplet量產的開放基礎設施。它的核心創新是將電子控制晶片（EIC）垂直疊置於光子集成電路（PIC）之上，通過銅對銅混合鍵合替代傳統焊球連接。這種垂直堆疊方式縮短了信號傳輸路徑，將電寄生阻抗降至接近零，數據傳輸功耗降低高達85%，同時優化了高密度AI集群的伺服器空間。Alchip與Ayar Labs基於該平台的演示已實現每顆加速器高達100 Tb/s的頻寬。
Q3：光子Chiplet的熱管理為何特別困難？
A：光子Chiplet的熱管理難度遠超傳統電子晶片，因為熱效應在光子系統中直接影響功能正確性。矽環形調製器等諧振器件的中心波長會隨溫度漂移（約70至80 pm/℃），導致光學性能下降甚至失效。在EIC直接鍵合於PIC的垂直堆疊結構中，產生大量熱量的驅動電路距離熱敏諧振器僅有微米之遙，造成嚴重熱衝突。此外，不同材料（矽、玻璃、銅、光纖等）熱膨脹係數各異，還會帶來機械應力問題。因此，CPO架構需要熱隔離、主動熱穩定機制，有時還需要封裝級微型冷卻器。
