博通推出3.5D XDSiP（3.5D eXtreme Dimension System in Package）平台，為業界首個3.5D面對面（Face-to-Face，F2F）封裝技術，允許集成最多6,000平方毫米的3D堆棧矽片與12個HBM模塊，來製作系統封裝（SiP）。第一款3.5DXDSiP產品將於2026年問世。
博通3.5DXDSiP採用台積電CoWoS-L封裝技術，可提供約5.5倍光罩尺寸的封裝，使總面積來到4,719平方毫米，將包括邏輯IC、最多12個HBM3/HBM4堆棧和其他I/O晶片。
為了將性能發揮到極致，博通建議分解運算晶片的設計，使用銅混合鍵合（Hybrid Copper Bonding，簡稱HCB）以F2F方式將一個邏輯晶片堆棧在另一個邏輯晶片上。這種方法使用非微凸塊（bumpless）混合鍵合，直接連接上下矽晶片的金屬層，與依賴矽穿孔（TSV）的面對背（face-to-back）相比，是博通3DXDSiP平台的主要優勢。
博通指出，F2F技術可讓信號連接數量增加7倍、縮簡訊號路徑，同時將晶片間界面的耗電量降低90%，減少3D堆棧內運算、內存和I/O組件間的延遲時間，並實現更小的中介層（Interposer）和封裝尺寸，從而節省成本並改善封裝翹曲問題，為設計團隊在上下晶片間重新分解ASIC架構提供更多靈活性。
博通ASIC產品部資深副總裁暨總經理FrankOstojic表示，公司與客戶緊密合作，在台積電與EDA夥伴的技術與工具之上，創造出3.5DXDSiP平台。通過垂直堆棧晶片組件，博通3.5D平台讓晶片設計人員為每個組件搭配適當的製程，同時縮小中介層與封裝尺寸，大幅改善性能、效率與成本。
據Tom's Hardware報道，3.5DXDSiP的F2F HCB技術很可能是台積電SoIC-X（Bumpless）堆棧技術的專屬實例，雖採用博通專屬設計和自動化流程，由於此平台同時使用2.5D集成與3D堆棧技術，因此稱為「3.5D」。
台積電業務開發資深副總裁張曉強指出，台積電與博通在過去幾年密切合作，將台積電最先進的邏輯製程和3D晶片堆棧技術與博通的設計專業技術結合。
3.5DXDSiP平台將為Google、Meta和OpenAI等公司設計定製化AI/HPC處理器和ASIC，博通將提供包括HBM PHY、PCIe和GbE的廣泛IP，甚至是小晶片全解決方案和矽光子技術，使客戶能專注於處理器單元架構。
博通3.5DXDSiP產品集成由台積電N2製造的四個運算晶片、一個I/O晶片和六個HBM模塊。該公司也展示為使用該技術的客戶，提供多種不同設計。
博通目前有五項採用3.5D技術的產品正在開發中，大多來自主要客戶、用於不斷增長的AI領域，以及一項將採用Arm ISA與台積電2納米級製程的FUJITSU-MONAKA處理器。
富士通資深副總裁暨先進技術開發主管NaokiShinjo表示，憑藉長達十多年的合作關係，富士通與博通已成功為市場帶來多代高性能計算ASIC，博通最新3.5D平台使富士通下一代基於Arm的2納米處理器FUJITSU-MONAKA實現高性能、低功耗和低成本。
（Source：翻攝自Tom's Hardware）
（首圖來源：博通）
