（a）單列CFET（b）雙列CFET的概念示意圖。此為一顆正反器（D型正反器，或稱為DFF）的布局，顯示了當標準單元從單列轉變為雙列CFET時，高度和尺寸減少了24納米（或12.5%）（H. Kuekner等人，2024年IEEE國際電子會議）。用來構建一個雙列CFET架構的虛擬製程。該製程經過3D Coventor模擬，首先採用「虛擬」CFET晶片廠的規格，隨後推測估計未來的製造能力和設計裕度（H. Kuekner等人，2024年IEEE國際電子會議）。這張特寫為一顆單片式CFET技術展品的穿透電子顯微鏡（TEM）形象，該組件制於imec的12英寸晶片研發無塵室（A. Vandooren等人，2024年IEEE國際電子會議）。
在2024年IEEE國際電子會議 （IEDM） 上，比利時微電子研究中心 （imec） 發布一款採用互補式場效電晶體 （CFET） 的全新標準單元結構，內置兩列CFET組件，兩者之間共享一層信號布線牆。這種雙列CFET架構的主要好處在於簡化製程和大幅減少邏輯組件和靜態隨機訪問內存 （SRAM） 的面積—根據imec進行的設計技術協同優化 （DTCO） 研究。與傳統的單列CFET相比，此新架構能讓標準單元高度從4軌降到3.5軌。
Imec表示，目前半導體業在製造 （單片） CFET組件方面持續獲得重大進展，這些組件預計會在邏輯技術的發展歷程中接替環繞閘極 （GAA） 納米片架構。N型和p型場效電晶體 （FET） 的組件堆棧在結合晶背供電和信號布線技術後，有望帶來功率、性能和面積 （PPA） 方面的優勢。
然而，在電路層面，目前還有把CFET集成到標準單元的幾種技術方案，用來維持甚至是強化預期的PPA優勢。特別極具挑戰的是中段製程的連接性，也就是把源極／汲極和閘極接點連接到 （晶片背面和正面） 第一金屬導線層的內連導線，以確保從組件頂層到底層具備功率和信號傳輸的連接性。
Imec從一項比較不同標準單元結構的設計技術協同優化 （DTCO） 研究展示了雙列CFET在7埃米 （A7） 邏輯節點提供了權衡可製造性和面積效率的最佳取捨。此新架構以一個基礎單元為開端，該CFET單元內的一側針對功率連接進行優化，包含一條把功率從晶背傳輸到頂層組件的電源軌 （接地電壓Vss），以及一條用於底層組件的直接晶背連接。
該CFET的另一側則為信號連接進行優化，方法是提供一層中間布線牆 （middle routing wall） 來連接組件頂層到底層。接著，利用反射制出兩個這種基礎單元，形成雙列CFET標準單元 （包含兩列堆棧組件），這兩個單元共享同一個中間布線牆來進行信號連接。
Imec設計技術協同優化 （DTCO） 研究計劃主持人Geert Helling s表示，我們的設計技術協同優化 （DTCO） 研究顯示每3.7個場效電晶體共享一個中間布線牆就足以創建邏輯和SRAM單元。比起「傳統的」單列CFET，這能讓我們進一步縮短標準單元高度，從4軌降到3.5軌。對SRAM單元來說，這代表著面積大幅縮小了15%。與像是14埃米 （A14） 納米片技術製成的SRAM相較，雙列CFET型的SRAM可以達到超過40%的面積縮減，持續推進SRAM的微縮之路。這種雙列CFET也能帶來製程的簡化，因為兩列CFET組件之間共享一條中間布線牆的溝槽。如有必要連接頂層和底層組件，這種雙列CFET免除了形成極高深寬比信道的需求，進而減少中段製程的流程複雜度和成本。
Geert Hellings強調，從7納米的技術節點開始，除了傳統的組件微縮，運用設計技術協同優化 （DTCO） 來進行標準單元優化對於不同技術節點的微縮密度升級來說越來越重要。在我們為CFET架構進行的設計技術協同優化 （DTCO） 研究中，我們先設想了未來CFET晶片廠的製程能力，以確保實現可與產業接軌的製造流程。通過在imec的12英寸晶片無塵室進行技術概念驗證，我們也驗證我們的虛擬晶片廠概念。這種結合虛擬晶片廠和真實試驗製程活動的做法，對推進我們的技術發展來說至關重要。
因此，imec也在IEEE國際電子會議 （IEDM） 通過實驗展示了這種雙列CFET架構的一個關鍵組件，即一顆功能性單片CFET，該組件具備直接連接到底部pMOS組件源極／汲極的晶背接點。我們利用極紫外光 （EUV） 晶背圖形化技術實現了這點，該圖形化技術確保了晶背的功率和信號布線稠密，還能緊密疊對 （精度小於3納米）晶片正面製成的源極／汲極與晶背接點和後續的晶背金屬層。
(首圖來源：官方IG)
