Intel 18A-P製程現已進入風險試產階段，具備更高的性能、增強的熱特性，並與Intel 18A在設計規則上兼容。
在2026年VLSI（超大規模集成電路）國際研討會上，英特爾代工介紹了其製程路線圖和未來技術創新方面的最新進展。Intel 18A-P作為Intel 18A系列的首個性能增強版本，現已進入風險試產階段，符合去年首次向客戶和合作夥伴公布的時間表。
「我們在VLSI研討會上展示的最新進展和所作的報告，向英特爾代工的客戶和合作夥伴傳遞了一個明確信號：我們長期堅定致力於前沿製程創新。」英特爾代工執行副總裁兼總經理Naga Chandrasekaran表示，「這是一段持續推進的旅程，前方仍有更多工作要做。我們很高興有機會分享我們在Intel 18A-P以及更長期研發方面取得的進展。」
Intel 18A-P的最新進展
得益於電晶體、互連和設計技術的協同優化，Intel 18A-P在性能、功耗和設計方面均具優勢。在VLSI研討會上，英特爾代工的工程師詳細介紹了以下技術進展：
- 與Intel 18A相比，Intel 18A-P在相同功耗下性能可提升9%，或在相同性能下功耗可降低18%，同時具備增強的熱特性，在晶片設計上也更靈活。
- 新增Power Boost能效增強技術，這是Intel 18A-P的全新雙接觸、低電阻電晶體方案，可在不增加電容的情況下提升驅動電流，並實現更高的運行頻率。
- 通過材料和設計創新，熱阻降低了20%-40%。
- 利用幾何和材料優化，過孔電阻（指晶片各層之間的垂直連接）降低了10%-30%。
- 通過應變工程提升PMOS的遷移率，使電流更高效地通過電晶體。
- 新增低功耗與高性能電晶體選項。
- 在ULVT和LVT之間新增第五組Vt（邏輯閾值電壓）選項，為晶片設計人員提供平衡速度與功耗的額外選擇。
- Intel 18A-P與Intel 18A的設計規則完全兼容，可便捷復用現有IP和設計流程。
- 與Intel 18A相同，Intel 18A-P提供兩種單元高度（180nm和160nm），接觸柵極間距（Contacted Poly Pitch）為50nm。
GAA電晶體和背面供電技術的最新研究
藉助Intel 18A製程節點，英特爾代工已經將全環繞柵極（GAA）電晶體和背面供電（BSPD）技術推向市場。面向未來的邏輯晶片設計，英特爾的工程團隊在VLSI大會上探討了這些技術如何在性能、能效和微縮方面奠定基礎：
英特爾代工副總裁兼英特爾院士Eric Karl展示了英特爾如何量化背面供電和GAA電晶體的優勢。他指出，這些技術與同類正面互連技術相比，可減少11%的布線面積，並將動態壓降幅度縮小10倍，從而實現高達6%的頻率提升或超過15%的動態功耗降低。
英特爾代工矽片與平台工程團隊的Manju Shamanna分享了基於GAA電晶體和背面供電技術製造的CPU核心的矽片測試結果。他的研究表明，這兩項技術在較低電壓下（約0.5V）可實現約30%的頻率提升，同時減少了IR（內阻）壓降，運行也更高效。
面向未來的技術創新
英特爾代工還在VLSI研討會上介紹了在多個對未來晶片微縮至關重要的領域的長期研究進展：
互補場效應電晶體（CFET）：英特爾展示了單片式CFET反相器，其NMOS與PMOS器件垂直堆疊，柵極間距為45nm。通過垂直器件架構，英特爾為在GAA電晶體之後繼續推進邏輯微縮開闢了新路徑。
面向電源管理的氮化鎵+矽集成：英特爾展示了300mm晶圓上的單片集成技術，將氮化鎵功率器件與矽基邏輯（包括一個約1,000個邏輯門的數字控制模組）集成在一起，使得高效、大規模的數字控制能夠與高性能功率器件在同一工藝下協同工作，並降低系統複雜性。
減成法釕互連（Subtractive ruthenium interconnect）：英特爾展示了採用空氣間隙集成的減成法釕互連技術，與銅互連相比，電容降低高達約35%，且頻率提升顯著，為隨著互連尺寸持續縮小而改善電阻電容指標提供了一條可行路徑。
