在5月25日舉行的ISCAS 2026研討會上，華為公布了韜（τ）定律以及邏輯摺疊技術。黃仁勛在台北宴請供應鏈夥伴後，有媒體問黃仁勛如何看待華為新技術，他表示對台積電不構成威脅。
在數十年時間裡，半導體一直遵循摩爾定律發展，即集成電路上可以容納電晶體每隔18至24個月即可翻一倍。但是在進入2000年後，摩爾定律逐漸失效，大家尋求新的方法提升電晶體密度，華為韜（τ）定律、邏輯摺疊技術就是在這背景下提出的。
韜（τ）定律是指時間縮微替代傳統的幾何縮微，翻譯成人話就是晶片性能提升，功耗、成本降低不再依靠製程微縮，而是要依靠立體封裝、異構整合等技術來實現；邏輯摺疊則是重構、摺疊邏輯單元，在製程不變下，通過降低互聯損耗、提升運行效率等方式來縮小晶片面積、提升性能。
對於媒體提問，黃仁勛原話是這對華為而言是一項突破，但並不會對台積電構成威脅，而且台積電以及台灣地區在3D堆疊與芯粒技術領域，已有近十年的研發與應用積累。
很顯然，黃仁勛強調的是華為新技術不會對台積電構成威脅，發展時間早不能等同台積電領先華為時間長。對此，小編是相當認同的，畢竟台積電早已不能為華為代工晶片了，華為搞出什麼技術的確不影響台積電，一旦華為半導體技術有能力威脅台積電時，很多事情就不是台積電所能控制的。
