AMD近期發布了一篇題為《平衡延遲堆疊式緩存》的研究論文，正式披露了其在處理器架構設計上的最新探索方向。這項專利註冊號為 US20260003794A1 的技術展示了蘇媽的野心，那就是試圖將3D堆疊技術引入L2緩存（二級緩存），以在寸土寸金的晶片面積上實現更極致的低延遲表現。
提起堆疊緩存，DIY玩家們最熟悉的莫過於讓AMD在遊戲領域的3D V-Cache技術。該技術利用矽通孔（TSV）將緩存顆粒直接垂直封裝在計算核心之上，從而獲得巨大的帶寬優勢。目前的第二代3D V-Cache技術已經通過將緩存墊在計算晶片與基板之間，有效解決了散熱積熱問題，並已成功應用於銳龍Ryzen 9000X3D系列消費級處理器以及部分EPYC伺服器處理器上，顯著擴充了L3緩存容量。
既然L3堆疊已經玩得爐火純青，AMD自然將目光投向了更貼近核心的L2緩存。在最新的專利說明演示中，AMD展示了一種由4個512KB區塊組成的堆疊式L2緩存方案，合計容量達到2MB，最大甚至可擴展至4MB。這種「賽博搭積木」的思路，有望再次改寫處理器性能釋放的邏輯。
AMD在論文中詳細指出，得益於堆疊式緩存直接坐落於基礎晶片上方，這種垂直架構相較於需要在平面上額外繞線布局的傳統方式，擁有極具優勢的物理距離。根據官方數據，傳統的平面式1MB L2M緩存典型延遲約為14個時鐘周期，而採用堆疊設計的同容量緩存可將延遲壓縮至12個時鐘周期。雖然看似只有2個周期的提升，但在高頻次的數據交換中，這種微小的累積足以帶來質的飛躍。
除了性能提升，能效比也是這次「整活」的重點。由於存取周期的縮短，緩存單元的激活時間得以減少，系統能更迅速地從工作狀態切換回空閒狀態。再加上垂直布線帶來的信號負載降低，這兩個特性疊加在一起，能有效壓低晶片功耗。雖然AMD尚未給出該技術落地的具體時間表，但這波操作無疑給隔壁還在擠牙膏的友商又上了一課強度，至於何時能在新一代銳龍上體驗到「堆疊L2」的黑科技，我們不妨拭目以待。
