針對當前AI市場的需求，預計新一代HBM4內存將與當前的HBM產品有幾項主要的變化，其中最重要的就是內存堆棧連接界面標準，將從原本就已經很寬的1024位元，進一步轉向倍增到超寬的2048位元，這使得HBM4內存堆棧連接將不再像往常一樣，晶片供應商將需要採用比現在更先進的封裝方法，來容納堆棧連接界面超寬的內存。
在日前舉辦的2024年歐洲技術研討會上，台積電提供了有關接下來將為HBM4製造的基礎晶片一些新細節。未來HBM4將使用邏輯製程來生產，由於台積電計劃採用其N12和N5製程的改良版，藉以完成這項任務。相較於內存供應商目前沒有能力可以經濟的生產如此先進的基礎晶片，這一發展預計使得台積電藉此也能在HBM4製造中占據有利地位。
根據Anandtech的報道，針對第一波HBM4的生產，台積電準備使用兩種製程技術，包括N12FFC 和N5。根據台積電設計與技術平台高級總監表示，我們正在與主要HBM內存合作夥伴（美光、三星、SK海力士）合作，在先進節點上完成HBM4的全堆棧集成。其中，在N12FFC 生產的基礎晶片方面是具有成本效益的做法，而N5製程技術生產的基礎晶片，則可以在HBM4的性能需求下，以更優異的功耗性能提供更多基礎晶片。
報道指出，台積電認為，他們的12FFC 製程非常適合實現HBM4性能，使內存供應商能夠構建12層堆棧 (48 GB) 和16層堆棧 (64 GB)，每堆棧帶寬超過2 TB/s。另外，台積電也正在針對HBM4通過CoWoS-L和CoWoS-R先進封裝進行優化，達到HBM4的界面超過2,000個互聯，以達到信號完整性。
另外，N12FFC 技術生產的HBM4基礎晶片，將有助於使用台積電的CoWoS-L或CoWoS-R先進封裝技術構建系統級封裝 (SiP)，該技術可提供高達8倍標線尺寸的中介層，空間足夠容納多達12個HBM4內存堆棧。根據台積電的數據，目前HBM4可以在14mA電流下達到6GT/s的數據傳輸速率。
至於在N5製程方面，內存製造商也可以選擇採用台積電的N5製程來生產HBM4基礎晶片。N5製程構建的基礎晶片將封裝更多的邏輯，消耗更少的功耗，並提供更高的性能。其最重要的好處是這種先進的製程技術可以達到非常小的互聯間距，約6至9微米。這將使得N5基礎晶片與直接鍵合結合使用，進而使HBM4能夠在邏輯晶片頂部進行3D堆棧。直接鍵合可以達到更高的內存性能，這對於總是尋求更大內存帶寬的AI和HPC晶片來說預計將是一個巨大的提升。
(首圖來源：台積電)
