最近有報道稱，台積電已經對2nm工藝進行了試產，良品率超過了60%，如此高的良品率超出了大家的預期。除了進一步提升良品率外，台積電還致力於優化流程，幫助客戶節省成本，並加快了測試生產的速度。在本月早些時候的IEDM 2024上，台積電（TSMC）分享了基於2nm製程節點的N2工藝的更多細節。
據TomsHardware報道，台積電承諾N2工藝可以在相同運行電壓下，將功耗降低24%至35%，或者提高15%的性能，同時電晶體密度是3nm製程節點的1.15倍，這些優勢絕大部分都是來自於GAA電晶體架構和N2 NanoFlex DTCO，可以更好地平衡性能和能效。
增加的N2 NanoFlex DTCO使得晶片設計人員能夠開發面積最小、能效更高的緊湊單元，或者為實現最高性能而優化的極限單元。該技術還包括六個電壓閾值（6-Vt），跨越200mV範圍，使用了台積電第三代基於n型和p型偶極的第三代偶極集成技術，為高邏輯密度的節能晶片設計增加了額外的靈活性。
N2在工藝和器件上的創新不僅提高了電晶體驅動電流，還降低了有效電容，從而提升能效表現，這些改進使得n型和p型納米片電晶體的I/CV速度分別提高了約70%和110%。比起FinFET，N2的納米片電晶體在0.5V至0.6V的電壓範圍內提供了更好的每瓦性能，將頻率提高了約20%，並在0.5V工作時將待機功耗降低了約75%。N2工藝還通過全新的中段製程（ MOL）和後段製程（BEOL）等布線，降低了20%的電阻並提高性能效率。
此外，新技術帶來的另外一個直接優勢是SRAM單元的可擴展性。N2所採用的HD SRAM位單元尺寸已縮小到約0.0175μm²，從而使SRAM密度達到38Mb/mm²，這是創紀錄的SRAM密度。同時台積電還成功地降低了功耗，讓SRAM讀寫變得更為穩定。
