回想起當年熬夜跑DRC（設計規則檢查）和LVS（版圖與原理圖一致性檢查）的日子，我對晶片設計這件事一直抱有敬畏感。
因為，這是一項特別「較真」的任務。
一顆晶片從設計到流片，中間要經歷無數輪驗證。架構要考慮性能和功耗的平衡，版圖要遵守物理規則，時序要一點點收斂。很多時候，讓系統在有限的計算資源和工程約束條件下，多釋放一點點性能，往往就需要硬體開發者花費大量時間解決。
所以，當我看到NVIDIA提出AI賦能EDA這條技術路線時，第一反應其實有些意外。
在我的認知里，晶片設計一直是很難被簡單自動化的領域。它不像AI寫代碼，可以快速看到結果；晶片設計方案不僅要邏輯正確，還要經過仿真、驗證，最終滿足製造要求。任何一個環節出現偏差，都會影響最後的結果。
但NVIDIA最近展示的方向，讓我看到了另一種可能。一個體感是，這次更新覆蓋的範圍遠超一款「AI輔助設計工具」。
更準確地說，NVIDIA其實是在定義AI與EDA之間的關係，讓AI智能體進入晶片設計流程，同時通過GPU加速計算、AI物理模型，以及新型CPU架構，重新構建一套從設計、仿真到驗證的智能工程基礎設施。
01 告別低效疊代循環：百萬長上下文的Nemotron-3 Ultra推動RTL開發
這一變化，可以率先在晶片設計的早期、也是疊代最頻繁的RTL開發環節觀察到。
RTL（寄存器傳輸級）代碼是構建數字邏輯的基礎。代碼跑通完成後，還要經歷多輪驗證：運行仿真、執行工具檢查、定位失敗原因、修改代碼，再重新仿真。
開發人員往往需要在這個循環中反覆排查時序、邏輯和接口問題。
過去的通用大模型雖然具備代碼生成能力，但面對RTL開發這類長周期工程任務時，往往受到上下文長度的限制，難以同時掌握完整的Verilog代碼、測試環境、仿真日誌，以及時序分析結果，更難在多輪修改過程中持續保持對設計目標的一致理解。
NVIDIA這次在Nemotron 3 Ultra上的更新，精準擊中了這一工程痛點。
與傳統模型側重單輪問答不同，Nemotron 3 Ultra適配持續運行、長期規劃和多步執行的智能體任務。為了支撐這類工作負載，其採用LatentMoE架構，將Mamba-2的長序列建模能力、MoE的參數擴展能力以及Attention 的精細關聯能力結合起來，並通過多Token 預測機制提升生成效率。
(標準混合專家（MoE）架構與潛變量混合專家（Latent MoE）架構對比。潛變量MoE將token投影至更低維的潛空間，用於專家路由和計算，以此降低通信開銷，同時支持配置更多專家，實現單位字節下更高的模型精度。)
截取自：NVIDIA官網
在規模方面，該模型包含 5500億總參數和550億激活參數（每 token），支持最長 100 萬token的上下文窗口。這意味著智能體可以在更長時間跨度內保留任務狀態，處理大規模知識庫、代碼工程和複雜工作流，而不必頻繁切分上下文。
對於EDA場景而言，長上下文能力的意義在於讓AI具備持續理解工程狀態的能力。其可以將整個模組的Verilog代碼、綜合報告、時序分析日誌等資訊納入同一上下文，並在後續調試過程中保持關聯。
在CVDP（Comprehensive Verilog Design Problems）基準的測試中，Nemotron 3 Ultra與ACE-RTL智能體結合，在九類智能體RTL任務中取得97.1%的平均通過率（ACE-RTL智能體採用 Nemotron 3 Ultra 作為唯一大模型的條件下），每次疊代平均僅消耗6629個Token。
(ACE-RTL採用不同大模型時的平均任務通過率與每次疊代Token消耗)
截取自：NVIDIA官網
不難發現，該模型具有較高的通過率和較低的Token消耗，這意味著AI在ACE-RT設計中，可以有效參與「設計—驗證—修正」的循環過程。
(ACE-RTL由生成器、反思器和協調器組成，通過生成代碼、運行驗證、分析失敗結果和更新上下文，持續疊代RTL設計)
截取自：NVIDIA官網
不過，模型能力只是第一步。
晶片設計並不是單純依靠模型推理就能完成的任務。實際上，EDA工程涉及CAD工具、仿真工具、驗證工具等大量專業軟體，AI不僅需要理解設計目標，還需要能夠調用這些工具完成具體工作。
這也是NVIDIA將Agent Toolkit引入EDA流程的原因。
作為包含編排能力，且支持第三方智能體框架接入的「工具包」，Agent Toolkit負責連接推理模型與工程工具，讓Nemotron等模型能夠根據設計目標拆解任務，並協調不同專業智能體執行具體操作。例如，在RTL開發流程中，推理模型可以負責理解設計意圖和分析問題，Agent Toolkit則負責調用代碼生成、仿真驗證、調試分析,以及覆蓋率檢查等不同環節的智能體。
不過，要讓這種模式真正進入工程環境，還需要解決另一個問題：數據安全和模型可控性。
事實上，晶片設計涉及大量核心IP和企業內部數據，晶片廠商通常不會將完整設計流程交由外部系統處理。因此，模型能否在企業自有環境中部署和定製，成為AI進入EDA的重要條件。
基於這一需求，NVIDIA圍繞Nemotron構建了一套開放的訓練生態。
NVIDIA的Nemotron 3訓練資源包括接近10萬億個合成預訓練Token、約1300萬條後訓練樣本，以及接近1.1萬條智能體安全工作流軌跡。同時，NVIDIA還提供了NeMo Gym、NeMo Evaluator等工具鏈，用於模型訓練、評估和優化。
具體來說，這套體系並不是單一模型驅動的自動化流程，而是通過不同組件協同，將AI推理能力嵌入傳統EDA工作流。其中，NVIDIA的更新的各類組件分別承擔了不同功能：
Nemotron等推理模型負責理解設計需求，並生成任務規劃；
Agent Toolkit負責協調CAD、仿真、AI物理分析以及後處理智能體；
NVIDIA OpenShell則提供隔離運行環境和策略控制，用於約束智能體對文件系統、網路、工具和外部資源的訪問
02 直面先進封裝挑戰：NVIDIA祭出」AI智能體+物理加速庫」組合拳
Nemotron和NVIDIA Agent Toolkit解決了智能體在模型推理、代碼生成和工具調用層面的關鍵問題，但智能體要完全介入晶片設計流程，仍然需要依賴專業軟體完成複雜的仿真、分析和計算。
然而，隨著先進封裝、3D-IC和系統級設計的發展，晶片工程從單一電路分析擴展到多物理場協同計算，需要同時處理溫度、機械應力、電磁場、流體以及材料等複雜因素。而這些物理過程通常以偏微分方程為基礎，經過有限元、有限體積等數值方法離散後，形成大規模線性或非線性方程組。
這其中，大量計算涉及高度稀疏矩陣。
而矩陣求解的效率直接影響工程仿真的規模、運行時間，以及設計空間探索能力。所以，如何在保證計算精度的同時降低求解時間和內存占用，成為推動工程智能化的重要基礎。
針對這一類工程計算瓶頸，NVIDIA進一步完善了其CUDA-X科學計算庫。
此前，NVIDIA已經通過cuDSS（CUDA Direct Sparse Solvers，直接稀疏求解器）為大型稀疏線性系統提供GPU加速。cuDSS採用直接求解方法，重點優化數值穩定性和求解魯棒性，能夠應用於EDA、電磁仿真以及科學計算等場景。
（與基於 CPU 的直接稀疏求解器相比，cuDSS 能夠實現顯著的性能提升）
截取自：NVIDIA官網
不過，對於部分超大規模工程問題，直接求解方式會受到內存開銷限制。因此，NVIDIA進一步推出cuISS（CUDA Iterative Sparse Solvers，疊代稀疏求解器）。
cuISS採用GPU原生疊代算法，支持可組合的求解器和預條件器，使開發者能夠根據矩陣特徵和仿真需求選擇更加靈活的計算路徑。
從定位來看，cuDSS與cuISS並不是替代關係，而是覆蓋了不同工程負載：cuDSS更強調直接求解過程中的穩定性和可靠性；cuISS則面向更大規模、更適合疊代計算的問題，提高擴展能力和資源利用效率。
除了宏觀尺度的工程仿真，晶片和材料設計還涉及電子結構和量子化學計算。
針對這一方向，NVIDIA推出了cuEST（CUDA Electronic Structure Theory）。該庫目前處於Beta階段，面向第一性原理量子化學和電子結構計算場景，通過GPU加速相關計算流程，並支持集成到密度泛函理論（DFT）自洽場等典型計算工作流中。
(cuEST在電子結構計算工作流中的端到端加速效果)
截取自：NVIDIA developer
這些計算庫瞄準了工程仿真中的稀疏求解和量子化學計算瓶頸，但隨著AI逐漸進入設計流程，仿真本身的角色也在發生變化。
工程AI模型需要從實驗數據、歷史仿真結果和高保真數值計算中學習物理規律。求解效率提高後，開發者就可以在相同計算資源下覆蓋更多參數組合，生成規模更大、分布更廣的高質量訓練數據。
此次架構升級後，PhysicsNeMo形成了模組化、可組合的軟體庫，用於訓練神經算子、圖神經網路，以及其他科學機器學習模型，並進一步將這些模型封裝為智能體能夠調用的能力。
截取自：NVIDIA官網
其中，PhysicsNeMo-Mesh是基於PyTorch的GPU加速網格處理模組，可以處理點雲、曲線、表面網格和體網格數據，同時支持自動微分、離散微積分、空間查詢,以及網格修復等操作。網格結構及其物理場數據可以保留在GPU和PyTorch計算流程中，用於特徵生成、模型訓練和結果預測，從而減少數據在不同格式及CPU、GPU之間反覆轉換產生的開銷。
03 NVIDIA自研CPU重構EDA算力底座
Vera CPU代表了NVIDIA在工程計算硬體方向上的一項重要布局。
在EDA工程中，並非所有任務都適合交由GPU或AI模型處理，邏輯仿真、形式驗證，仍然高度依賴CPU。這類任務通常包含大量分支判斷、串行執行和非規則內存訪問，對CPU的單線程執行效率、內存訪問速度，以及高負載狀態下的整體吞吐能力提出了較高要求。
Vera集成88個NVIDIA自研Olympus核心，並通過Spatial Multithreading技術提供176個硬體線程。Olympus核心的IPC（Instructions Per Cycle，每周期指令執行數）最高可比Grace CPU提升50%。這意味著處理器在每個時鐘周期內能夠完成更多指令。
在微架構設計上，Olympus配備10-wide 解碼前端（每周期可解碼最多 10 條指令的前端）、深度亂序執行引擎和神經網路分支預測器，每周期最多處理兩個取跳分支（taken branch）。更寬的指令前端與更深的亂序執行窗口，可以讓處理器在部分指令等待數據或分支結果時，繼續尋找其他可執行指令，減少執行單元空閒。
(NVIDIA Olympus核心架構，包括分支預測、10-wide解碼前端、亂序執行引擎和緩存子系統)
截取自：NVIDIA官網
另外，Olympus還加入了面向間接內存訪問的圖預取器。對於圖遍歷、指針密集型數據結構等訪問規律難以預測的任務，該機制可以提前識別潛在的數據訪問路徑，降低處理器等待數據返回的時間。
這些架構特徵非常契合EDA軟體的負載特點。
邏輯仿真、形式驗證和部分數字實現任務通常包含複雜控制流、較長的指令依賴鏈。更高的分支預測準確率、更強的亂序執行能力和針對間接訪問的預取機制，有助於降低分支預測的失敗率和數據等待的時間，提高複雜工程軟體的執行效率。
在內存系統方面，Vera支持最高1.5TB的SOCAMM2 LPDDR5X內存，聚合頻寬最高達到1.2TB/s。按照Grace CPU當前官方公布的最高512GB/s內存頻寬計算，Vera的頻寬約為其2.3倍。在滿負載狀態下，Vera可以維持超過90%的峰值內存頻寬。
這一設計對於EDA尤為重要。邏輯仿真、形式驗證等任務通常需要多個線程頻繁讀取和更新共享狀態，並在不同計算階段進行同步。更高的片上互連頻寬和統一緩存，可以減少核心爭用、緩存一致性維護和數據同步帶來的時延，使更多核心能夠持續參與計算，提升大規模並行任務的執行效率。
連接核心、緩存和內存系統的，是Vera第二代SCF（Scalable Coherency Fabric，可擴展一致性互連），其可連接88個Olympus核心、共享緩存、內存控制器、I/O系統和NVLink-C2C接口。SCF提供最高3.4TB/s的二分頻寬，並集成了統一的L3緩存，為不同核心訪問共享數據提供一致、低延遲的路徑。
(Vera CPU的Scalable Coherency Fabric與內存子系統示意圖，SCF連接核心、共享緩存、內存、I/O和NVLink-C2C)
截取自：NVIDIA官網
對於EDA軟體來說，這有助於減少不同線程因數據位置和通信路徑不同而產生的性能波動。
04 組建「生態局」：攜手「EDA三巨頭」與製造企業邁向「造芯」深水區
Vera在核心、內存和片上互連上的設計，為邏輯仿真、形式驗證等EDA任務提供了更高的單線程性能、更大的內存頻寬和更穩定的並行訪問能力。但處理器架構本身不會直接轉化為工程效率，只有融入現有EDA工具、算法和工作流，底層算力才能真正作用於具體工程。
這也是NVIDIA進一步布局EDA生態的原因。
NVIDIA以Nemotron、Agent Toolkit、CUDA-X和Vera CPU為基礎，為EDA廠商提供可接入現有工具鏈的模型、智能體、計算庫和處理器能力。而EDA廠商仍然可保留原有的算法、產品體系和智慧財產權，這樣既能發揮新硬體的性能，也不需要優化成熟的設計流程。
目前，Cadence、Synopsys、Siemens三大EDA軟體廠商，已經圍繞不同場景與NVIDIA展開合作。
Cadence正在將Nemotron模型、加速計算和CUDA-X庫，與AuraStack AI Super Agent及Millennium M2000平台結合，用於先進封裝和PCB設計。
Synopsys正在使用NVIDIA Agent Toolkit、NIM微服務、Nemotron開放模型、NeMo Gym和NVIDIA NemoClaw藍圖，與Synopsys AgentEngineer共同構建晶片和系統設計智能體工作流。這套系統可以調用Ansys Icepak，自動完成GPU散熱設計中的仿真配置、前處理和後處理。同時，Synopsys還在開發cuISS相關應用，並針對Vera CPU優化邏輯仿真工具VCS。
Siemens EDA正在將NeMo Gym、Nemotron開放模型和CUDA-X庫接入Siemens Fuse EDA AI Agent，用於編排半導體、3D-IC、PCB和系統設計中的多工具、多智能體工作流。在庫表徵工具Solido Characterization Suite中，Siemens公布的測試結果顯示，表徵速度提升超過10倍，推理所需的token成本降低超過10倍。
除了EDA設計軟體本身，NVIDIA的計算加速能力也正在向晶片製造和物理驗證環節延伸。在製造端，三星已經將cuLitho和CUDA-X庫應用於計算光刻流程，通過GPU加速提升光刻仿真的計算效率；在物理分析環節，三星還引入PhysicsNeMo進行晶片級熱應力分析，仿真規模最高可達到100億個網格單元。
類似的計算加速也正在被更多工程軟體廠商採用。例如，是德科技（Keysight）利用cuDSS加速電磁仿真計算；Silvaco則在Victory Device中引入NVIDIA加速計算平台，藉助32塊通過NVLink互聯的GPU，在4小時內完成包含32億個網格節點的光子邊緣耦合器仿真。
在專業智能體方面，ChipAgents正在使用NVIDIA Agent Toolkit構建面向晶片設計和驗證的智能體，並針對調試、形式驗證和覆蓋率分析等任務微調Nemotron模型。這些智能體可以理解工程任務、調用EDA軟體、讀取運行結果，並根據結果繼續執行後續步驟。
通過與Applied Materials、Ricursive Intelligence等夥伴合作，NVIDIA的技術還在向設備工程、工藝開發和真實晶片設計流程延伸。目前，相關應用已經覆蓋邏輯仿真、形式驗證、先進封裝、計算光刻、電磁仿真、器件仿真和熱應力分析等多個環節。
05 寫在最後
晶片設計時，最讓人疲憊的是每一輪疊代之後，都需要重新還原設計狀態。
在傳統EDA流程中，設計資訊長期分散在不同工具、文件和工程記錄中。一次時序違例分析，需要確認當前對應的是哪一版網表、採用了哪些約束、處於哪個PVT Corner、布局結果發生了哪些變化，以及此前是否進行過ECO修改；面對驗證失敗，還需要結合設計代碼、環境假設、模型配置和腳本變化，逐步判斷問題來源。
儘管工具能夠給出報告和結果，但如何理解這些結果之間的關聯，並進一步找到問題根因，仍然依賴工程師手動串聯資訊。
而NVIDIA這次的更新，讓我看到了一種更完整的解決思路。
通過讓計算平台負責縮短求解時間，智能體負責理解並維護設計狀態，推動後續分析持續進行。可以有效關聯當前設計版本、約束條件、分析環境和歷史修改記錄，識別異常，並沿著日誌、報告和仿真結果繼續調用專業工具，比較不同修改方案對性能、功耗、面積和可靠性的影響。
這意味著在晶片設計流程上，將有效減少人工斷點。智能體可以先完成問題分類、關聯歷史結果、生成候選ECO方案，並自動發起下一輪驗證。
更重要的是，這種能力可能改變晶片設計的方式。
過去受限於項目周期和工程投入，很多邊界條件無法被充分覆蓋，許多方案也只能依靠經驗選擇有限路徑進行驗證。而隨著智能體參與EDA流程，開發者可以同時探索更多設計分支，將更多Corner組合、約束條件和潛在失效模式納入分析，讓每一次修改都有依據、有記錄、可復現。
從這個角度看，NVIDIA此次的更新，正在補上晶片設計自動化長期缺失的一環——讓工具不僅能執行任務，還能夠理解設計狀態的演進關係，將分散的分析、驗證和優化過程連接起來，形成工程閉環。
