英特爾在日本VLSI研討會上展示了即將推出的Intel 18A工藝的詳細情況，該工藝節點將取代Intel 3節點，提供更好的時鐘和電壓調節，計劃於2025年下半年進入大規模生產，預計Panther Lake客戶端處理器以及Clearwater Forest至強處理器將會採用該工藝節點。
Intel 18A工藝節點結合了RibbonFET(GAA環繞柵極電晶體)和PowerVia(背面電源傳輸)，從而形成全新的金屬堆疊架構。RibbonFET採用改進的柵極靜電特性，相對於FinFET單位面積有效寬度更大、單位面積寄生電容更小，並且有更好的靈活性。
Intel還在RibbonFET上改進了靈活性設計，較原本的FinFET更優秀，為180H和160H庫引入了多種帶狀寬度，透過DTCO優化邏輯功耗、漏電與性能，並為SRAM設計了專門優化的帶狀寬度以優化位單元性能，所有這些都增強了Intel 18A製程上製造的下一代晶片的性能和設計能力。
Intel 18A所使用的PowerVia技術也將有助於改善下一代電晶體的功率傳輸，該技術採用背面電源信號線而非正面電源信號線。這線新線路被分離並分別進行最佳化，從而實現更高的邏輯密度、更好的標準單元利用率、更低的信號RC、減少電壓降並提高設計彈性。
透過這些改進，在同功率下Intel 18A將比Intel 3提供至少15%的性能提升。同樣是1.1V電壓下，Intel 18A可提供比Intel 3工藝高出25%的頻率，並且還支持低於0.65V的低電壓下運行，在同頻率下可降低38%的功耗。
在提升電晶體密度方面，Intel 18A通過背面供電技術，在電源利用率上提升了8~10%，並將最壞情況下的IR壓降減少到原來的1/10。
與Intel 3相比，Intel 18A的單元高度在使用高性能設計時從240nm降低至180nm，採用高密度設計則從210nm降低至160nm，而M0/M2間距從30/42nm變成了32/32nm，正面金屬層數從Intel 3的12~19層減少到11~16層，並增加了三個背面金屬層以支持PowerVia。
M1至M10層的間距已從60nm縮小至32nm，之後在上層再次放寬。M0至M 層採用低數值孔徑EUV曝光技術，將所需光罩數量減少了44%，並簡化了製造流程。
最後在SRAM擴展方面，Intel 18A的HCC SCRAM密度較Intel 3提升了30%，提供HCC 0.0230um2和HDC 0.0210um2 SRAM。此外Intel 18A工藝並不會止步於此，他們還有更多的製程升級，包括18A-P和18A-PT，將在Direct Connect 2025上發布，並計劃在2026至2028年間推出，Intel也希望客戶利用這些製程進行晶片生產。
