隨著摩爾定律的演進，電晶體越來越小，密度越來越高，堆棧層數也越來越多，可能需要穿過10-20層堆棧才能為下方的電晶體提供電源和數據信號，這導致互聯接和電源線共存的線路層變成了一個越來越混亂的網路。同時，電子在向下傳輸的過程中，會出現IR壓降現象，導致電力損失產生。
除了電力損失之外，供電線路占用的空間也是一個問題。如今晶片內部的電源線路，在布線複雜的後段製程上，往往占據了至少20%的繞線資源，如何解決信號網路跟供電網路之間的資源排擠問題，使組件進一步微縮，變成晶片設計者所面臨的主要挑戰之一。對此，業界開始研究把供電網路轉移到晶片背面的可能性。
除了率先向GAA電晶體的轉型外，背後供電技術 （BSPDN） 也是三星追逐先進制程的一個殺手鐧。據韓國媒體ETNews報道，三星電子代工部門首席技術官Jung Ki-tae Jung在最近舉辦的論壇上宣布，計劃在2027年將背後供電技術應用於1.4nm製程技術上。
根據TheElec的報道，三星在2023年VLSI研討會上的演講報告，與傳統的前端供電網路相比，新的背後供電網路方法成功地將所需的晶片面積減少了14.8%，晶片能擁有更多空間，公司可增加更多電晶體，提高整體性能。同時布線長度減少了9.2%，有助於降低電阻、使更多電流通過，從而降低功耗，改善功率傳輸狀況。三星電子相關人士表示，採用背後供電技術的半導體的量產時間，可能會根據客戶的進程安排而有所不同。現階段，三星目前正在對背後供電技術的應用進行客戶需求調查。
另外，三星並非第一家要採用背後供電技術的晶片廠商。英特爾顯然也看到了背後供電技術帶來的諸多好處，英特爾也將自家的BSPDN稱為PowerVia。不久前，英特爾發文介紹了PowerVia背後供電技術，該技術可幫助實現降低功耗、提升效率和性能，滿足不斷增長的算力需求。此外，背面供電技術也提高了設計的簡易性。
在2023年VLSI研討會上，英特爾展示了製造和測試其背後供電解決方案PowerVia的過程，並公布已經有良好性能的測試結果。據介紹，電源線原本可能占據晶片上面20%的空間，但是PowerVia背後供電技術節省了這一空間，也意味著互聯層可以變得更寬鬆一些。
據了解，英特爾團隊還特地製作了Blue Sky Creek測試晶片來證明這種方法，證明通過背後供電技術，電源線和互聯接可以分離開來，並做得線徑更大，以同時改善供電和信號傳輸。測試結果顯示，晶片大部分區域的標準單元利用率都超過90%，平台電壓降低了30%，並實現了6%的頻率提升，同時單元密度也大幅增加，並有望降低成本。PowerVia測試晶片也展示了良好的散熱特性，符合邏輯微縮預期將實現的更高功率密度。
另外，PowerVia也計劃導入到英特爾代工服務 （IFS） 其中，使客戶所設計的晶片能更快地達到產品能效和性能的提升。根據英特爾PowerVia背後供電技術的官方介紹，英特爾將在Intel 20A製程技術上採用PowerVia背後供電技術及RibbonFET全環繞柵極電晶體的架構，預計將於2024年上半年實現生產準備就緒，應用於未來量產的客戶端ARL平台，目前正在晶片廠啟動步進 （First Stepping）。
針對採用PowerVia，這可說是英特爾首席執行官Pat Gelsinger和公司對其架構的一次大膽嘗試。對於英特爾來說，在台積電採用PowerVia之前，通過使用RibbonFET來做到這一點，這或許是在先進制程技術上重新奪回領先的機遇。屆時，英特爾在晶片設計和製程技術創新方面有機會將處於行業領先地位。
相對於英特爾來說，晶片代工龍頭台積電對背後供電技術的應用更加保守。台積電選擇的背後供電技術實現方法是一種低複雜度的埋入式電源軌，這種技術成功率比較高，因為可以在現有的工具上完成。
先前，在台積電2023年技術研討會上，其透露N2P製程技術將通過背後供電技術減少IR Drop和改善信號，將性能提高10%-12%，並將邏輯面積減少10%-15%。但關於如何實施背後供電網路技術，台積電並沒有過多的透露。但台積電曾經介紹過3D IC封裝技術SoIC，這是他們實現背面供電的一個很重要的前提準備。
因此，市場消息表示，台積電將如期在2025年下半年量產2nm製程技術，之後計劃在2026年推出N2P製程技術，屆時這個製程將採用背後供電技術。
(首圖來源：shutterstock)
