日前IEEE IEDM國際電子組件會議，英特爾、台積電和三星都展示CFET電晶體解決方案，堆棧式CFET架構電晶體將n和p兩種MOS組件堆棧在一起，未來將取代GAA（Gate-All-Round）成新電晶體設計，以使密度翻倍。
外電報道，英特爾是首家展示CFET解決方案的大廠，2020年就公開首個早期版本。英特爾這次介紹CFET最簡單電路，就是反相器幾項改進。CMOS反相器將相同輸入電壓發送到堆棧兩個設備的柵，並產生一個邏輯上與輸入相反的輸出，且反相器在一個鰭完成。英特爾還將電晶體納米片數量從兩個增加到三個，垂直間隙也從50納米減到30納米。
目前5納米製程柵極間距為50納米，是使用單側互聯的簡單FinFET。三星展示的CFET解決方案，柵極間距為45/48納米，比英特爾60納米更小。儘管三星的CFET原型45納米柵極間距版性能下降，但研究員認為借製造優化，應可解決問題。
三星成功處是解決電氣隔離堆棧的n和p兩種MOS組件漏電，關鍵是使用以化學品新型刻蝕取代濕法刻蝕。與英特爾單個電晶體使用三個納米片不同，三星是成對電晶體使用單納米片。
台積電與三星一樣，設法將柵極間距控制在48納米，CFET解決方案特點包括一種頂部和底部電晶體間形成介電層的新方法，以保持間距。納米片通常由矽和矽鍺的交替層形成，台積電嘗試矽鍺專用刻蝕法，釋放矽納米線前於兩個電晶體間構建隔離層。
預計CFET技術轉為大規模商用約需七至十年，目前仍有許多前期準備工作要做。
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