AMD今日公布了Zen 6微架構的全部細節，並宣布第六代EPYC 9006系列伺服器處理器（代號Venice）即日起開售。新品把x86伺服器的核心數上限推到了256核，IPC較上代提升約27%，平台也換成全新的SP7與SP8兩檔。AMD的說法是，這一代就是為Agentic AI時代設計的。
EPYC到今天是第六代。2018年首款產品Naples問世，此後每一代都伴隨核心架構、工藝與平台的大換血。AMD自己的走勢圖裡，從初代EPYC 7601的1.0到六代EPYC 9996的19.9，單路吞吐累計提升約20倍，收入份額曲線則從2017年起一路向上。
Zen 6與Zen 6C沿用同一套ISA，分別對應標準核與稠密核，接替Turin（EPYC 9005）上的Zen 5與Zen 5C。分工很明確：Zen 6追求最高頻率與單路性能，Zen 6C主打核心密度、能效與低延遲。
具體到微架構，AMD列出的改進清單有一半都是「加大」：op-cache、返回地址棧、整數與浮點調度器、載入/儲存隊列、重排序緩衝，清一色擴容。真正新增的東西在AI這邊，VNNI-INT8管線從2條翻倍到4條，分支誤預測的代價也壓低了。這些改動擺在一起，看不出什麼取巧的新花樣，就是把每個會卡吞吐的隊列都往寬里做一遍。
前端部分，Zen 6每周期取指64B，L1指令緩存為32KB 8路；op-cache條目從6K增至6.75K，每周期可輸送的操作數從12條提升到18條，增幅達50%；返回地址棧從52項擴到64項，分支預測每周期最多給出2條taken預測、覆蓋3個預測窗口，派發與重命名均為8寬。
執行引擎為6個ALU（含2個乘法器）加3個分支單元，OP融合進一步增強；整數調度器從上代的統一式改為拆分加共享結構，提供96項ALU/AGU共享調度外加48項專用ALU調度；物理寄存器堆由240項增至352項，重排序緩衝（ROB）從448項增至640項。
L1D容量增至48KB（12路），載入延遲4周期，每周期最多完成4次載入加2次儲存；載入隊列從64項增至80項，儲存隊列從96項增至128項；每核心L2為1MB（16路），L1與L2之間單次填充/逐出為64B。
浮點與AI是這代改動最集中的地方：512位FP數據通路，FADD延遲2周期，FP調度器從3×38項增至3×60項，新增完整AVX-512 FP16算力與BMM位矩陣乘指令，VNNI-INT8管線從2條翻倍至4條。新ISA還包括AVX-NE-CONVERT（BF16/FP16轉FP32）、AVX-VNNI-INT8、AVX-IFMA、FRED中斷/異常/系統調用新接口、PML客戶機髒頁記錄以及PLZA服務等級自動切換，另配備Memory Profiler內存剖析器與IBS緩衝。
緩存與CCX拓撲上，兩種核心的規模不同：Zen 6每個CCX最多12核、共享48MB 16路L3，單核L3維持4MB，最高頻率5.3GHz，較Zen 5提升300MHz，單晶片最多96核；Zen 6C每個CCX最多32核、共享128MB L3，單核L3從上代的2MB翻倍至4MB，最高頻率4.1GHz，較Zen 5c提高400MHz，單晶片最多256核512線程。
這些改動最後折算成約27%的IPC提升。AMD的對比口徑是固定頻率下，拿橫跨兩顆CCD的16核Zen 5對單CCD 16核的Zen 6C，其中企業與雲負載提升20%，AI負載提升31%。
平台層面，SP7採用雙IOD設計（N3工藝），最多搭配8顆CCD：Zen 6版本至多96核、總L3 384MB；Zen 6C版本至多256核512線程、總L3達1024MB，整顆晶片的L2總量相應為96MB或256MB。內存為16通道DDR5，支持12800MT/s的第二代MRDIMM，峰值頻寬1.6TB/s。
雙路配置提供最多128條PCIe 6.0通道外加16條PCIe 4.0附加通道，單路為96條加8條。晶片間通過第五代Infinity Fabric互聯，IOD內置SDCI智能數據緩存注入與SDXI智能數據加速接口，支持CXL 3.1，TDP最高600W。
SP8是本屆新增的主流平台，插座尺寸62.5×80mm，內存為8通道DDR5，RDIMM最高8000MT/s、MRDIMM同樣支持到12800MT/s，峰值內存頻寬為512GB/s（RDIMM）/819GB/s（MRDIMM）。核心配置上，Zen 6C至多4顆CCD、128核、512MB L3，Zen 6為8顆CCD、96核、384MB L3。
IO反而給得更足，雙路平台最多提供192條PCIe 6.0通道加16條PCIe 4.0附加通道，單路峰值IO頻寬2.0TB/s，高於SP7的1.5TB/s，TDP上限400W。Venice平台的內存生態還包括LPDDR5X SOCAMM2與MEXT；CXL 3.1在SP7與SP8上每路可分別擴展96條和128條通道，AMD稱CXL可構建TB級內存層，每GB成本比DDR5低87%，應用無需修改即可兼容。
內存頻寬上，Venice搭配MRDIMM可達1.6TB/s，高於NVIDIA Vera（LPDDR5X SOCAMM2）的1.2TB/s；即便只配8000MT/s RDIMM，也領先於用上初代8800MT/s MRDIMM的Granite Rapids-AP（1.0TB/s對0.844TB/s）。
HPC上，EPYC 9996（256核）對比Xeon 6 6980P（128核）平均領先2.2倍、最高3.2倍，96核的9686F也能對128核旗艦形成1.6倍優勢，相近核數下平均領先1.9倍。
AI負載方面，Venice對Granite Rapids的領先幅度為2.9至4.4倍，覆蓋FAISS、Scikit-Learn、Qwen 3.5 9B與TPCx-AI等測試；對比Vera則宣稱每MW線程數最高2.9倍、每MW性能最高2.0倍、單機架核心密度更高，對AWS Graviton5的領先幅度為3.0倍。
颱風路徑預報中，3天預報256核Venice只需2.66小時，96核為3.49小時，而128核Turin需要5.22小時；100ns分子動力學模擬，256核Venice耗時57天，96核為97天，128核Turin為114天，Granite Rapids則要182天，前後差了約4個月。拉長到六代產品看，AMD宣稱通用計算吞吐提升約20倍、科學計算提升18.6倍、內存頻寬提升9.6倍。
Dell、Google、Microsoft等硬體與雲廠商，以及Cadence、Ericsson、Nokia、Databricks等ISV均已宣布支持，搭載Venice的伺服器將陸續上市。AMD同時預告了2027年的Venice-X：96核堆疊1152MB的3D V-Cache，加速頻率最高5.3GHz，號稱迄今最強的3D V-Cache處理器。
