SRAM單元在台積電（TSMC）3nm製程節點上，與5nm製程節點基本沒有分別。採用N3B和N5工藝的SRAM位單元大小分別為0.0199μm²和0.021μm²，僅縮小了約5%，而N3E工藝更糟糕，基本維持在0.021μm²，這意味著幾乎沒有縮減。不過上個月有報道稱，隨著新一代2nm製程節點的到來，引入GAA電晶體架構，SRAM單元縮減問題似乎看到了曙光。
據TomsHardware報道，根據ISSCC 2025 Advance Program的資訊，英特爾的Intel 18A工藝在SRAM單元密度上明顯低於台積電的N2工藝，與N3E及N5工藝相接近。對比Intel 18A工藝，SRAM單元的密度將成為N2工藝的主要優勢。
數據顯示，Intel 18A的SRAM位單元大小為0.021μm²，比起Intel 4的0.024μm²有所提升，而更早之前的Intel 7為0.0312μm²。不過N2所採用的HD SRAM位單元尺寸已縮小到約0.0175μm²，從而使SRAM密度達到38Mb/mm²，與Intel 18A拉開了差距。雖然Intel 18A也採用了GAA電晶體架構，但是效果似乎並沒有那麼明顯，至少在SRAM單元縮減上是這樣的。SRAM的另一個關鍵特徵是功耗，暫時還不清楚Intel 18A與N2在這個指標上的情況，也就無法比較了。
現代的CPU、GPU和SoC在處理數據的時候都將SRAM用於各種緩存，尤其是針對人工智慧（AI）和機器學習（ML）的工作負載，配備大容量緩存已成為趨勢。展望未來，對緩存的需求只會增加，SRAM單元縮減成為了推進制程節點的一個重要指標。要不是工藝越先進、成本越高，但是緩存越大，SRAM占用的面積沒有減少甚至更大，會進一步推高了晶片的成本。
台積電選擇在3nm製程節點推出FINFLEX技術，就是為了緩解SRAM方面的問題。另外一種比較現實的解決辦法是採用小晶片設計，將容量較大的緩存分解到成本較低的工藝上單獨製造晶片，AMD的3D V-Cache技術就是大家熟悉的應用之一。
