英特爾 (intel) 日前在IEDM 2023上，宣布已經完成了業界領先、且具突破性的3D堆棧CMOS電晶體，並結合了背面供電和背面觸點等技術。
英特爾在IEDM 2023上展示了業界領先的最新電晶體研究成果，能夠以微縮至60納米的柵極間距垂直的堆棧互補場效應電晶體（CFET）。該技術可通過電晶體堆棧提升面積效率（area efficiency）和性能優勢，還結合了背面供電和直接背面觸點。該技術提凸顯了英特爾在GAA（全環繞柵極）電晶體領域的領先地位，展示了英特爾在RibbonFET之外的創新能力，進而能夠領先競爭。
英特爾表示，過去多年來，晶片都是像披薩一樣由下而上，層層製造的。晶片製造從最小的組件──電晶體開始，然後還需要創建越來越小的線路層，用於連接電晶體與金屬層，這些線路被稱為信號互聯接，其中還包括給電晶體供電的電源線等。當晶片的裸片製造完成後，還需要把它反轉並封裝起來。封裝的主要是對裸片進行保護，並提供了與外部的接口，使其真正成為一個商用化的晶片。
然而，隨著電晶體越來越小，密度越來越高，互聯接和電源線共存的線路層變成了一個越來越混亂的架構，堆棧層數也越來越多，可能需要穿過10到20層堆棧才能為下方的電晶體提供供電和數據信號。對此，先進的晶片製造商都在努力研究背面供電技術，即尋找將電源線遷移到晶片背面的方法，進一步使得晶片正面只需要專注於與電晶體的信號互聯。也就是說，晶片的製造將會先製造正面的電晶體，然後添加互聯層，然後將晶片反轉，並對背面進行打磨減薄，在通過納米矽穿孔（TSV）技術在晶片背面進行製造供電網路，並與埋入式的電源軌連接。
事實上，在2023年VLSI研討會上，英特爾就展示了製造和測試其背面供電解決方案PowerVia的過程，並公布已經有良好性能的測試結果。據英特爾介紹，電源線原本可能占據晶片上面20%的空間。但是，通過PowerVia背面供電技術，使得這些原本在上面的電源線不再需要，這也意味著互聯層可以變得更寬鬆一些。
而根據英特爾公布已經用在Meteor Lake系列處理器中P-Core性能核心的Blue Sky Creek的測試晶片，證明了PowerVia解決了舊的披薩式製造方法所造成的問題，即電源線和互聯接可以分離開來，並做得線徑更大，以同時改善供電和信號傳輸。測試結果顯示，晶片大部分區域的標準單元利用率都超過90%，同時單元密度也大幅增加，並有望降低成本。測試還顯示，PowerVia將平台電壓降低了30%，並完成了6%的頻率提升（frequency benefit）。PowerVia測試晶片也展示了良好的散熱特性，符合邏輯微縮預期將實現的更高功率密度。
在此次的IEDM 2023活動上，英特爾宣布，其PowerVia技術將於2024年生產準備就緒，率先完成背面供電技術。同時，進一步拓展背面供電技術的路徑，及所需的關鍵製程進展。此外，該研究還強調了對背面觸點和其他新型垂直互聯技術的採用，進而以較高的面積效率堆棧組件。
另外，英特爾發布了其CMOS電晶體堆棧的早期研究，透射電子顯微鏡（TEM）圖像顯示了一個非常薄的柵極，位於左側大約三分之二的位置，以及是需要獨立接觸頂部和底部電晶體的大型觸點。由於當時英特爾只能使用正面處理技術，這意味著額外的觸點必須被導出，比如遠離電晶體柵極的標有Vcc觸點，進而占用額外的面積，這將削弱電晶體堆棧所帶來的優勢。
因此，英特爾通過將電晶體堆棧與背面供電兩種技術相結合來進行改善。英特爾成功地將單片NMOS和PMOS與PowerVia以及背面觸點相結合，並展示了這種緊湊、高密度組件堆棧的方法，這是一種最終可能在電晶體密度的微縮中發揮作用的技術。英特爾強調，這將超越英特爾「4年5節點製程計劃」，以背面供電技術繼續微縮電晶體。
需要指出的是，英特爾的競爭對手抬積電將會在2025年量產的第一代的2納米製程時導入GAA（全環繞柵極）架構，而2026年量產的第二代的2納米製程才會導入背面供電技術。至於，韓國三星雖然在2022年的量產的3納米製程技術上就導入了GAA架構，但是預計要等到2025年量產的2納米製程才會導入背面供電技術。因此，由時間點來看，英特爾似乎領先了一些時間。
(首圖來源：Flickr/Kazuhisa OTSUBOCC BY 2.0)
