雖然先進半導體製造工藝在研發方面越來越困難，成本也越來越高，但仍然在不斷前進，作為行業的龍頭企業，台積電（TSMC）已推進到3nm製程節點。不過並不是每一種晶片都會有相應的擴展效果，比如DRAM，早已遇到縮放困難的問題，研究人員最快在5年後就無法繼續提高密度了。
據TomsHardware報道，專門從事半導體電路設計的Lam Research最近發布了一份關於DRAM產品如何發展的建議，未來可能屬於3D DRAM，將引入堆疊結構。據稱，大概還需要5到8年的時間，才能設計出可製造的3D DRAM設備，從2D DRAM擴展結束到3D DRAM擴展開始之間可能有3年的時間差。
3D DRAM設計中，重點是解決縮放和多層堆疊的難題，另外還有電容器和電晶體縮小，以及單元間連接和通孔陣列，最後還有制定相應的工藝要求。新的DRAM單元設計方式不是簡單地將2D DRAM組件放在一側，然後再將其堆疊在一起，加上工藝上的約束和要求，就是一項說起來容易做起來困難的工作。重新設計的DRAM架構可以層層疊疊，過程與NAND閃存類似，其中還會應用一些先進的電晶體制造技術，比如GAA設計。
據了解，第一代3D DRAM設計最多只能利用28層堆疊，隨著架構的改進和額外的分層，DRAM密度可以實現兩個節點的跳躍改進。該技術遇到的另外一個問題是，現階段沒有生產工具可以可靠地製造3D DRAM所需的這些特徵，需要對DRAM的生產工具進行改進甚至重新設計，這是一個必然的過程。
此前有報道，三星和SK海力士都將3D DRAM作為克服DRAM物理極限的一種方式。在三星看來，3D DRAM是半導體行業未來的增長動力，而SK海力士則認為，明年關於3D DRAM的電氣特性細節將被公開，從而決定其發展方向。
