晶片巨頭聲稱，其演示的技術能夠「顯著」提高元件密度。
英特爾正為其未來晶片尋找新的開發路線，包括3D堆疊電晶體以實現更高密度、擴展背面供電以及使用氮化稼來實現更高的傳輸功率等。
總部位於聖克拉拉的晶片巨頭將在本周於舊金山召開的第69屆IEEE國際電子器件年會（IEDM）上，公布關於未來晶片開發的一系列研究成果。本文將對相關消息做一番前瞻分析。
英特爾曾在今年6月詳細介紹過其PowerVia技術，此項技術將為電晶體供電的線路轉移至晶片背面（即所謂背面供電），從而釋放出更多空間以容納傳輸信號的互連線路。此項技術預計將在2024年上半年在採用Intel 20A工藝節點的晶片上首次亮相，隨後下沉至Intel 18A節點。
如今，英特爾又開始著手研究如何進一步對背面供電進行功能擴展。英特爾技術研究院研究員Mauro Kobrinsky表示，其中一項新功能為背面通信，即首次實現晶片兩側電晶體之間的連接。
Kobrinsky宣稱，「現在我們可以直接為器件供電，而無需使用PowerVias在器件周邊布線，從而降低電路中的電容。憑藉更低的電容，切換速度將有所提升，也讓我們能夠以更低的功耗提供更高的性能。」
PowerVia還讓英特爾提出的另一項技術——即器件堆疊——成為可能。但Kobrinsky同時表示，由於電源和信號仍然需要被傳遞至頂部和底部器件層，因此需要為整個互連體系建立一套複雜的拓撲結構。根據他的說明，PowerVia已經實現了技術可行性，而且在配合垂直互連之後將進一步節約晶片空間。
器件堆疊本身以所謂互補場效應電晶體（CFET）技術為基礎，這是一種可通過3D堆疊n型及p型金屬氧化物半導體器件實現電晶體擴展的潛在疊代方向。英特爾表示，CFET有望成為繼RibbonFET（全柵電晶體設計）之後的下一代器件密度提升方案。
英特爾使用該技術構建出一個逆變器（一種非常簡單的電路），其中兩個電晶體不再並排放置在矽晶圓之上，而是相互垂直堆疊。一旦能夠橫向擴展，將可實現更高的器件密度。
英特爾首席工程師Marko Radosvljevic表示，這是一項目前尚未實裝的新穎技術，因為堆疊器件的互連仍然是個難題。但根據他的介紹，PowerVia有望攻克難關、讓這種新的布局結構成為可能。
Radosavljevic解釋道，「我們使用PowerVia將頂部器件連接至晶圓背面，並使用直連背觸點連接底部器件。由於這些器件間彼此堆疊，因此無法直接將底部器件與晶圓頂部相連，所以我們才必須按照前面這種方式進行排布。」
他還補充稱，「我們對於此項研究的前景感到興奮，認為其可能將顯著提高器件密度。」
根據英特爾的介紹，這款逆變器將在本周的IEDM上首次對外展示。
英特爾IEDM的第三個主題就是在晶片中使用氮化稼（GaN）以提高供電效率，具體來講就是將GaN電晶體與矽電晶體集成在同一晶圓之上。
英特爾首席工程師Han Wui表示，GaN器件的增益幾乎可以達到功率放大器中LDMOS等矽器件的20倍。
（更準確地講，他的意思是其效能係數比矽器件高出近20倍。）
在IEDM大會上，Wui還將展示英特爾公布的DrGaN——這是一種供電開關，將CMOS驅動電路與GaN電晶體相結合以實現供電，且二者可以集成在同一晶片之上。
英特爾表示，通過將GaN和矽電晶體相集成，新工藝有望滿足未來市場對於計算功率密度和能效水平的實際需求。
在IEDM上展示的所有技術均由英特爾組件研究小組負責開發。英特爾晶片中尺度製程開發（Chip Mesoscale Process Development）部門負責人Paul Fischer表示，該小組的任務就是確保為公司內的晶片設計師們提供更多技術選擇。
「本質來講，我們的目標就是確保技術開發團隊在設計未來製程技術時，能夠有一系列方案可供選擇。」
隨著英特爾嘗試使用晶圓（切割後被稱為晶片）背板作為信號通道，合乎邏輯的下一步方向自然就是在這裡放置更多組件，例如採用雙面印刷電路板。所以我們不禁好奇，英特爾有沒有在這方面做出探索？
Fischer表示，英特爾一直在研究各種技術，因此「將組件和功能放置在晶片背面、或者將附加功能放置在信號端的想法，肯定都是值得探索的思路。我們將繼續研究諸如此類的各種概念。」
他還解釋道，最終是否採用將取決於系統的協同優化效果，即通過嚴格的電子設計自動化、工具和EDA處理流程，驗證其性能水平是否具備成本合理性。
作為新聞發布會之後的補充，英特爾還表示計劃在本屆IEDM大會上展示全球首個全柵極2D過渡金屬二硫族化合物（TMD）電晶體。TMD半導體有望成為強有力的備選方案，替代物理柵極長度低於10納米的現有矽電晶體。
